2006년 2학기 기초전자회로실험의 최종 보고서의 내용입니다.
VerilogHDL을 이용하여 간단한 프로젝트를 시작하실분들은 참고 하시면 될듯 싶습니다.
처음에 막상 어려워서 쉬운 수준을 하긴 하였으나...
이 프로젝트 ( 기말시험대체 )가 끝날쯤엔 디지털 시계를 구현할 수 있을 정도까지 되었습니다.
암튼 마지막엔 소스와 파형이 첨부된 HWP문서를 첨부하였으니 이 문서를 발견하신분들은 즐거우시지 않을까라는 생각을 해봅니다.
HWP의 내용 요약
2006학년도 2학기 기초전자회로실험의 최종 프로젝트로 Verilog를 이용하여, DE2 키트에서 돌아가는 카운터를 제작하였습니다. 기본적인 임베디드 시스템을 구현하기 위한 기초적인 제작입니다.
I. 서론
기본적으로 임베디드 시스템에 입문을 하기 위한 단계로 간단하게 카운터를 만들고 이것을 표시하기 위하여 7-Segment와 LED를 사용하여 표시 해주는 프로그램을 작성하였습니다.
II. 본론
2.1 카운터
카운터는 기본적으로 2진 카운터를 구상하였습니다. 기본 DE2보드에서 출력되는 전원인 50MHz를 이용하여, 가상의 1초를 구현한 뒤 다시 이것을 주기로 하여, 카운트가 되게 됩니다.
2.2 표시
카운터에서 계산된 1초 단위의 카운트 값을 이용하여 7-Segment및 LED에 표시가 됩니다.
세븐 세그먼트의 경우엔 0부터 9까지의 숫자가 차례대로 표시되며, LED의 경우엔 0개부터 9개까지의 불이 순서대로 들어오게 됩니다.
...
본 파형은 주기를 줄인뒤에 재 작성후 시물레이션 한 값입니다.
이 소스의 기본원리는 50MHz의 입력 신호를 이용하여서 주기를 1초 혹은 1over10초 등으로 만들고, 그 주기가 한번 튕길때( Positive Edge ) 1씩 카운트가 되게 만든것입니다.
그뒤 카운트가 된 수를 이용하여, LED와 7Segment (세븐세그먼트)에 표시하는 하위 모듈로 표현하게 됩니다.
소스를 최적화 하지 않아서 약간 지저분 합니다.
하지만 기본적인 원리를 보는정도로는 괜찮을 듯 싶어서 올려봅니다.
그럼 모두 즐거운 Verilog HDL을 시작해 보시길 ^^
참고.
이 소스는 Altera사의 Quartus II 5.0 버젼으로 작성되어있습니다.
6.0이상에서 돌릴시에는 약간의 수정이 필요합니다.
 | 카운터 최종 보고서.hwp (580.0 KB) |